之前給大家介紹了PCB走線類型中的直角走線，今天就和大家說說PCB中的另一種走線——差分走線。
差分信號在高速電路設計中的應用越來越廣泛，電路中最關鍵的信號往往都要采用差分結構設計，差分信號就是驅動端發送兩個等值、反相的信號，接收端通過比較這兩個電壓的差值來判斷邏輯狀態“0”還是“1”,而承載差分信號的那一對走線就稱為差分走線。差分信號和普通的單端信號走線相比，最明顯的優勢體現在抗干擾能力強、能有效抑制EMI、時序定位精確上。
對于PCB工程師來說，最關注的還是如何確保在實際走線中能完全發揮差分走線的這些優勢。只要接觸過Layout的人都會了解差分走線的一般要求，那就是“等長、等距” 。等長是為了保證兩個差分信號時刻保持相反極性，減少共模分量；等距則主要是為了保證兩者差分阻抗一致，減少反射。“盡量靠近原則”有時候也是差分走線的要求之一。所有這些規則都不是用來生搬硬套的，不少PCB工程師似乎還不了解高速差分信號傳輸的本質。下面重點分享下PCB差分信號設計中幾個常見的誤區。
誤區一：認為差分信號不需要地平面作為回流路徑，或者認為差分走線彼此為對方提供回流途徑。
誤區二：認為保持等間距比匹配線長更重要。PCB差分走線的設計中最重要的規則就是匹配線長，其它的規則都可以根據設計要求和實際應用進行靈活處理。
首先，差分線是在需要進行差分阻抗匹配的時候才使用；除此之外，等長匹配的時候也可以用，但是僅僅用于等長而已；
阻抗匹配，當使用USB接口時，常常需要控制差分走線阻抗90-100 ohm作用；其他如數據、地址走線也要差分走線；
許多不同類型的連接器都可以在高速信號中使用。在差分信號和單端信號應用中，引腳片敞開型（open pin-field）連接器常常是成本最低的連接器，而且具有很大的靈活性。然而，當信號頻率提高時，針對單端信號和差分信號應用進行了優化的連接器就更加合適了。
雖然高速信號的電氣性能是非常關鍵的，但是，當選擇用于差分信號的連接器時，還有一些其他決定因素，例如，是否易于實現、應用是否靈活、引腳密度，以及成本等。當系統設計者決定采用哪一種連接器才能最適合特殊應用要求時，就必須考慮影響連接器性能的許多方面。
引腳片敞開型連接器
通常，引腳片敞開型連接器有很多可以任意定義的引腳。這些連接器由成組的金屬連接件構成，而且信號引腳和地引腳是可以任意定義的。系統設計者能夠指定它們所希望的連接方式，以達到可接受的阻抗、串擾和引腳密度等。
單端信號電路需要一個信號路徑和一個返回路徑，或地路徑。引腳片敞開型連接器可以用在這樣的單端信號系統中，只需將一些引腳定義成信號引腳，另一些引腳定義成地引腳就可以了。
連接器中信號與地引腳的數量比例取決于對信號密度和電氣性能的要求，地引腳越多電氣性能越好；非電氣性能方面的優點，例如，所需的電路板空間更小，來源于更高的信號與地引腳數量的比例。
引腳片敞開型連接器雖然是低成本的連接器，但是如果設計得當，也可以在高速系統中取得很好的性能。只是它的阻抗和串擾性能可能會隨著信號與地引腳數量比例的變化而發生很大的改變。
引腳片敞開型連接器可以用于單端和差分信號系統中。對于差分信號，通常希望一對差分信號的兩根導線之間的耦合最大，這就意味著要保持這一對導線盡可能接近。但是，作為差分對的兩根導線之間的耦合可能會受到特定目標阻抗要求的限制。
為了減少不同差分信號對之間的串擾，來自信號對的每根導線與臨近的其他導線之間的耦合必須最小。維持差分對信號的電氣平衡是相當重要的，這可以通過確保差分對內信號線走線長度的相等以及差分對中每一根信號線與臨近的其他信號線、屏蔽線和地之間的相互影響一致來達到。
謹慎的使用引腳片敞開型連接器就可以實現上述目標，也可以采用更復雜的連接器，它們所提供的高速性能會更好。這樣的連接器常常包括提供信號之間隔離的完整的屏蔽和地線連接，并且也有助于控制阻抗。
對于極高速的性能要求，優化過的引腳片敞開型連接器可以用在任何差分和單端信號場合中。如果引腳片敞開型連接器的信號和地引腳排列方式被事先定義好并固定不變，那么它本身的靈活性就會大大降低。
用在差分信號中的單端連接器
在單端信號應用中的一些連接器在某種程度上可以認為其引腳排列是部分可定義的，系統設計者可選幾種不同的方案來實現引腳的排列。這種連接器常常帶有一個起到地作用的中心連接片，但卻沒有預先定義地引腳。
以中心連接片兩側各有20個引腳的連接器為例。在連接器引腳全部被定義為信號引腳的情況下，地中心連接片提供了唯一的地返回路徑，在一個連接器組中可以實現40個單端信號。
當信號與地引腳數量比例為1:1時，每個組可以實現20個信號引腳（另外20個引腳用于地引腳）。這使有效引腳密度降低了一半，但卻提供了更好的高速性能。同樣，當信號與地引腳數量比例為3:1時，可以獲得30個信號引腳（另外10個引腳用于地引腳）。
當在差分信號應用中使用標準連接器時，有兩種邏輯引腳排列方式：所有引腳全部定義為信號引腳，或在差分信號對中定義一個地引腳。全部定義信號引腳的情形可以在每個連接器組中獲得20個差分信號對，而在差分信號對中定義了地信號的情形則只能獲得14個差分信號對。
將地引腳插入到差分信號對之間主要是為了降低串擾。在非常高的頻率下，將額外引腳接地在某種程度上可以降低差分對的阻抗。
由于額外的地引腳降低了連接器中引腳的有效密度，所以會使連接器和PCB的成本增加。這種設計也會使PCB的走線變得更復雜，雖然不是很明顯。
真正的差分信號連接器
在某些應用中真正的差分信號連接器具有許多優點，例如，可以降低負載電容和改善串擾。當使用某些引腳特殊定義的連接器時，PCB的走線布通率會得到很大的提高，也不需要用過孔來連接地引腳焊盤和電路板的內部地層。通過在差分信號區域內移除不使用的引腳，差分對之間的布線通道就讓出來了，這能夠給PCB設計者提供了更大的靈活性。
但是，也需要權衡利弊。真正差分信號連接器中的信號密度通常低于完全定義信號引腳的標準連接器。串擾在某種程度上也會比在標準連接器的差分信號對中使用地連接時有些提高。但是，在許多應用中，這種串的差異是很小的。
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2.4G 高頻PCB板設時，要注意的事項：
1、如何選擇PCB板材？
選擇PCB板材必須在滿足設計需求和可量產性及成本中間取得平衡點。設計需求包含電氣和機構這兩部分。通常在設計非常高速的PCB板子(大于GHz的頻率)時這材質問題會比較重要。例如，現在常用的FR-4材質，在幾個GHz的頻率時的介質損(dielectric loss)會對信號衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(dielectric 買粉絲nstant)和介質損在所設計的頻率是否合用。
2、如何避免高頻干擾？
避免高頻干擾的基本思路是盡量降低高頻信號電磁場的干擾，也就是所謂的串擾(Crosstalk)。可用拉大高速信號和模擬信號之間的距離，或加ground guard/shunt traces在模擬信號旁邊。還要注意數字地對模擬地的噪聲干擾。
3、在高速設計中，如何解決信號的完整性問題？
信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構和輸出阻抗(output impedance)，走線的特性阻抗，負載端的特性，走線的拓樸(topology)架構等。解決的方式是靠端接(termination)與調整走線的拓樸。
4、差分布線方式是如何實現的？
差分對的布線有兩點要注意，一是兩條線的長度要盡量一樣長，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side實現的方式較多。
5、對于只有一個輸出端的時鐘信號線，如何實現差分布線？
要用差分布線一定是信號源和接收端也都是差分信號才有意義。所以對只有一個輸出端的時鐘信號是無法使用差分布線的。
6、接收端差分線對之間可否加一匹配電阻？
接收端差分線對間的匹配電阻通常會加, 其值應等于差分阻抗的值。這樣信號品質會好些。
7、為何差分對的布線要靠近且平行？
對差分對的布線方式應該要適當的靠近且平行。所謂適當的靠近是因為這間距會影響到差分阻抗(differential impedance)的值, 此值是設計差分對的重要參數。需要平行也是因為要保持差分阻抗的一致性。若兩線忽遠忽近, 差分阻抗就會不一致, 就會影響信號完整性(signal integrity)及時間延遲(timing delay)。
8、如何處理實際布線中的一些理論沖突的問題
1. 基本上, 將模/數地分割隔離是對的。 要注意的是信號走線盡量不要跨過有分割的地方(moat), 還有不要讓電源和信號的回流電流路徑(returning current path)變太大。
2. 晶振是模擬的正反饋振蕩電路, 要有穩定的振蕩信號, 必須滿足loop gain與phase的規范, 而這模擬信號的振蕩規范很容易受到干擾, 即使加ground guard traces可能也無法完全隔離干擾。 而且離的太遠, 地平面上的噪聲也會影響正反饋振蕩電路。 所以, 一定要將晶振和芯片的距離進可能靠近。
3. 確實高速布線與EMI的要求有很多沖突。 但基本原則是因EMI所加的電阻電容或ferrite bead, 不能造成信號的一些電氣特性不符合規范。 所以, 最好先用安排走線和PCB疊層的技巧來解決或減少EMI的問題, 如高速信號走內層。 最后才用電阻電容或ferrite bead的方式, 以降低對信號的傷害。